【经验】关于SI5383的DSPLLD锁相环holdover模式设置的注意事项
SILICON LABS SI5383是一个内置多个个DSPLL的网络同步时钟发生器,具有1PPS输入/输出功能,主要用于SyncE、SONET/SDH和PDH (T1/E1)时间同步功能。Si5383的3个DSPLL均采用第四代DSPLL技术,为需要最高水平抖动性能的应用提供任意频率的时钟生成和抖动衰减。Si5383高度集成化,不需要外部环路滤波器组件,锁相环带宽可通过数字编程低至0.001 Hz。Si5383的相位抖动低至150 fs RMS, Si5383接收5个时钟输入,范围从0.000001 - 750 MHz,并产生最多7个时钟输出频率,范围从0.000001 MHz到718.5 MHz,是同步以太网特别是常用的IEEE 1588同步设计的成熟芯片(不需要协议栈)。
Si5383内置有2个常用的DSPLL锁相环DSPLLA /DSPLLC,主要用于普通频点的时钟产生和消抖,另外内置一个可以用于处理1 pps同步脉冲信号的数字锁相环DSPLLD,它可用于处理1 pps秒脉冲或者其他定时同步信号,直接支持1 pps的输入和输出,以及频率合成,为其它同步器件提供去抖和频率合成后的稳定同步时钟。1 pps通常来自于时钟盘及卫星同步信号,受干扰的可能性较大,因此偶尔会出现信号丢失的情况,这时会使用到DSPLLD的保持功能,目的是为了在GPS的1 pps同步信号丢失后继续获得稳定输出的时钟信号,在1 pps输入时,DSPLLD与其它普通DSPLL的holdover大部分功能类似,但是也有一些应用区别需要特别注意:
1. 首先是DSPLLD的holdover存储处理的历史数据,其它常用的DSPLL的holdover功能可以最大存储120 秒的历史数据,但是SI5383的DSPLLD的holdover可以有效存储的历史数据只有16 s,所以设置时需要注意。
2. SI5383的DSPLLD在进入保持模式时,会根据锁定时的历史数据计算得出的平均精确时钟输出,这个时候的精度取决于输入源的1 pps时钟脉冲精度,在这个1 pps源丢失后,如果历史数据是有效的,DSPLLD会切换到锁定参考REF参考时钟源,但是这时的精度不会立马切换到REF的参考时钟源,而是但REF的参考时钟源的频偏精度变化时,DSPLLD的输出时钟精度才切换到REF的参考时钟源的频偏精度,所以为了获得holdover模式下的稳定的时钟精度,REF的参考时钟源必须是非常稳定的TCXO甚至是 ppb级别的OCXO,这点与常用的DSPLL的XA/XB参考晶振是不一样的。
3. DSPLLD不带Ramp调整功能,不支持频偏逐步切换,因此尽量要求REF参考时钟源频精度不差于pps时钟源的精度(在1 pps输入模式下)。
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