用于下一代通信设备的时序架构概览

时间： 2019-05-16 来源：Renesas

通信设备需要实现同步，从而通过载波网络来传输多种服务（语音、数据及视频）。如图1和图2所示，时序结构可以让路由器、多服务切换平台、无源光网络 (PON) 以及数字用户线接入复用器 (DSLAM) 等设备满足严格的通信网络同步要求。

图1中的架构将时序结构分为两大部分：时钟卡和线卡。在时钟卡上，同步管理单元 (SMU) PLL 主要负责符合同步标准。T1/E1 LIU 为 T0 DPLL 接收外部 BITS/SSU 参考时钟，T0 DPLL 可生成符合标准的同步时钟，并将它们分配给线卡背板。外部 1 PPS 为 1588 DPLL 接收外部 PRTC 参考时钟，1588 DPLL 生成符合标准的时间同步时钟，并将它们分配给线卡背板。

图 1 – 时序架构 – 时钟卡与线卡

从线卡 PHY 恢复的时钟被 T4 DPLL 用作参考时钟，T4 DPLL 针对 T1/E1 LIU 发送器将时钟进行频率转换，再由 T1/E1 LIU 发送器为外部 BITS/SSU 提供线路参考时钟。

在线卡上，DPLL 从某个时钟卡中选择一个背板参考时钟；然后，对参考时钟进行频率转换并减小抖动，以满足这些线卡 PHY 的特定需求。根据每张线卡上所需 PHY 参考时钟的数量，可能需要分立式扇出缓冲器。从线卡 PHY 中恢复的时钟通过频率转换为背板频率（8 kHz、19.44 MHz 或 25 MHz），并发送到时钟卡上的 T0/T4 DPLL 的背板上。

图 2 – 时序结构架构（上行链路传输卡）

图 2 中的架构将时序结构放在一张上行链路传输卡中。传统时钟卡和线卡的功能均被整合到一张卡上。从 PHY 恢复的时钟被送到 SMU PLL 进行去抖、变频，并生成背板时钟。SMU PLL 生成的时钟经过集成抖动衰减器去抖动之后用作 PHY + Framer 的发送时钟。主机处理器负责处理 IEEE 1588 数据包并控制 1588 DCO，从而生成符合标准的时间同步时钟和 1 个 PPS。

作为唯一拥有各种不同时钟组件并可提供完整解决方案的供应商，IDT 独特的市场定位，让其能够满足通信设备供应商需求，并提供极富竞争力的时序结构解决方案。

• 符合标准的 SMU PLL [T-BC、T-TSC、EEC、PEC-S-F*、SEC、ST3/SMC (ITU-T G.8273.2、G.8262、G.8263、G.813 以及 Telcordia GR-253-CORE、GR-1244-CORE)]

• 符合标准的 PTP 协议栈和配置文件 (IEEE 1588-2008、ITU-T G.8265.1、G.8275.1)

• T1/E1 双 LIU

• 线卡 PLL

• 抖动衰减器和变频器

• 具有低附加 RMS 相位抖动的差分扇出缓冲器

• 背板接口 / 转换器（按需提供）

时序卡/上行链路传输卡组件：

线卡组件：

IDT SMU PLL 特性：

• 多达 14 组总输入和 15 组输出

• 支持 IEEE 1588（外部 DCO* 控制）

• 三条独立的 DPLL + APLL 路径

- 用于节点频率同步的 T0 路径

- 用于节点时间同步的 1588 路径

- 用于设备同步的 T4 路径

• 频率范围：1 Hz - 650 MHz

• 以太网和 SONET/SDH 时钟

• 相位噪声：小于 1ps RMS (12 kHz - 20 MHz)

IDT T1/E1 LIU 特性：

• 提供双通道和单通道 LIU 器件

• 支持无中断保护切换，实现 1+1 保护，且无需外部继电器

• 接收器灵敏度在 772 kHz 时超过 -36 db，在 1024 kHz 时超过 -43 dB

• 具备可编程 T1/E1/J1 切换能力，因此任何类型的线路都可采用相同的材料清单

• 信号丢失（LOS）与警报指示信号（AIS）检测

线卡 PLL 特性：

• 两个 PLL 芯片：其中一个可用于传输路径，另一个用于接收路径

• 可编程 DPLL 带宽

• 支持自动无中断参考切换

• 提供 1 PPS 同步输入信号和 1 PPS 同步输出

• 生成用于同步以太网、SONET、SDH、 GPS、3G 以及 GSM 组件的输出时钟

抖动衰减器特性：

• FemtoClock® 产品是一款由倍频器和抖动衰减器构成的组件，能够生成低抖动以太网时钟，同时可轻松满足 10 Gb以太网要求。

• 针对以太网抖动衰减精心优化

• 利用低成本的可牵引基频晶体振荡器VCXO 来降低输入时钟的相位抖动

注：* 带有辅助的 1588 去抖算法软件

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