【经验】100MHz有源差分晶振SG7050VEN在VPX板卡中的设计和使用
PCIe接口在现代的电子设备中已经是屡见不鲜的通信接口了，其通信速率从最开始PCIe1.0的2.5GT/s发展到现在PCIe3.0的8GT/s，新规范PCIe4.0达到了16GT/s，最新发布的PCIe5.0规范其速率将会达到超高的32GT/s。这么高的速率，如果没有一个稳定可靠的时钟来驱动，其结果就会“失之毫厘谬以千里”了。本文以一个实际项目为例，介绍了差分晶振的选型和设计方法，供大家参考。
EPSON是做晶振的老牌厂家，其晶振产品型号齐全，品质不容置疑。台晶（TXC）电子的晶振也是名声赫赫，各种电子设备里都很容易找到它们的踪迹。
我们的项目是某研究所的VPX板卡，其部分功能框图如下所示。
图 1 系统功能框图
项目中的处理器、PCIe交换芯片和VPX背板都需要100MHz的差分时钟。总共需要7组100MHz差分时钟。我们采用的方案是用一个100MHz差分晶振输出给100MHz的PLL芯片，再从芯片扇出7组100MHz差分时钟分别输出给处理器、PCIe交换芯片和VPX背板。因为100MHz时钟对整个系统有着重要作用，因此我们对比了EPSON和TXC的100MHz有源差分晶振。EPSON选择了SG7050VEN系列，TXC选择了BE系列。
有源晶振对比内容如下表所示。
表 1 EPSON SG7050VEN和TXC BE差分晶振参数对比
从上表可以看出，EPSON的SG7050VEN晶振比TXC的BE晶振相位抖动更小、上升下降时间更短，而消耗的电流更少。考虑到板卡的供电情况，我们选择3.3V供电类型，最终我们选择了EPSON的SG7050VEN 100CJG用来作为整个系统的时钟源。
SG7050VEN有源差分晶振和PLL芯片的原理图设计如下所示。
图 2 100MHz时钟原理图
原理图设计时需要注意如下几点：
1. 差分时钟的电源引脚必须要加去耦电容，最好是一大一小两个，这样可以有效减少电源干扰对晶振的影响；
2. 差分时钟输出最好各串联一个小电阻，10欧姆或者22欧姆都可以，可以减少传输线的反射；
3. 差分晶振的输出类型必须要和PLL芯片的输入类型一致，我们这里的PLL选用的是TI的LMK00338，其输入时钟可以是LVDS类型，也可以是LVPECL类型，因此差分晶振我们选择LVDS输出类型，当然也可以选择LVPECL输出类型的差分晶振。
有源差分晶振和PLL芯片的PCB布局和布线如下图所示。
图 3 PCB布局和布线图
图中绿色框内部分左上角为差分晶振，中间为PLL芯片。因为100MHz时钟频率比较高，且为差分信号，所以布局和布线都要求较高，否则可能导致时钟抖动变大，引起PCIe总线收发不稳定或者加大丢包率。
有源差分晶振的布局布线一般需要注意以下几点：
1. 有源差分晶振必须紧靠PLL芯片放置，缩短差分信号走线，减少外界干扰；
2. 去耦电容要紧靠电源引脚放置（图中有源晶振的去耦电容放在6脚的背面，这样离引脚最近），有效滤除电源带来的干扰；
3. 差分信号必须紧靠在一起走线，且必须保持等长，也是为了减少外界干扰；
4. 差分信号必须控制走线阻抗，LVDS信号阻抗一般为100欧姆，以保证差分信号的信号完整性。
只有原理图设计和PCB设计都严格遵守高速信号的规范进行设计，最终做出来的板卡才能达到客户的要求。
图 4 有源晶振和PLL芯片实物图
差分时钟信号经过实际测试，信号质量很好，达到了预期目标。测试眼图如下所示。
图 5 差分时钟眼图测试
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