【经验】时钟链路信号完整性过冲与振铃两大问题浅析

时间： 2021-08-29 来源：大普通信

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时钟在电子产品系统中占据着绝对的重要位置，为整个系统数据传输提供参考基准。简单来讲，时钟信号主要分为矩形波，正弦波两种。在较低时钟频率的基带数字系统中我们看到的基本上都是以矩形波为主的时钟信号。因为电路基本上都是靠时钟的边沿（上升沿或下降沿）进行同步触发的，时钟的边沿要求比较快，较快的时钟沿导致矩形波的高频成分非常丰富，过冲和振铃也成为时钟信号完整性（（Signal Integrity，SI）的两个主要问题。本文大普通信就时钟链路信号完整性过冲与振铃两大问题进行分析。

1. 理想时钟信号

图1是一个的理想矩形时钟信号，这种时钟信号常用5个关键的参数指标来描述：

●时钟信号的幅度（也称为电平，比如5V、3.3V、TTL、LVCOMS、HCMOS、PECL、LVPECL、LVDS等）

●时钟信号的周期T 或频率F = 1/T

●时钟信号的脉冲宽度- 高电平持续的时间

●上升沿时间/充电时间

●下降沿时/放电时间

有时我们会用到脉冲时钟信号（图2），本质上它是矩形波时钟信号的一种，只是我们更多的是关注其高、低电平的持续时间。

图1 矩形波时钟（包括50%占空比的方波）

图2 脉冲时钟信号波形

2 .实际时钟信号

图3所示的是示波器上测得的一个100MHz的时钟信号，并不是象前面介绍的理想方波。

图3 实测100M时钟信号

3. 过冲与振铃

相对于理想信号波形，实测信号波形上总是会出现过冲，振铃。过冲振铃幅度如果超过了芯片允许的最大输入电压，则会对芯片造成损伤，导致器件寿命大大降低，如果振铃的幅度超过了时钟信号的判决电平，还会造成错误判决，导致通信失败。

图4 实际电路上时钟信号的过冲和振铃

3.1 传输线特性

理想的时钟链路是点到点连接，整个链路阻抗连续，导线电阻为零，输入信号以TEM波（横电磁波）传输，直流到无穷大频率信号都可在其上无损耗传输。

图5 理想时钟信号回路

在低频下，导线阻抗主要时电阻；而在高频下，电抗起主要作用。确定信号导线是集中负载，还是一段传输线关键看信号沿时间和信号总带宽。如果导线传输延时大于其上传输的矩形波信号沿时间的六分之一，或者传输延时大于其传输信号带宽的二十分之一，这时连线要按传输线分析。

首先建立直流电阻为零的理想传输线模型（图6），假设单位长度的电容C，电感L，得到两个重要参数：传输阻抗Z0，单位欧姆，传输速度Vp，单位长度/单位纳秒；

图6 理想传输线模型

3.2 信号反射

阻抗不匹配信号能量在终端不能完全被吸收，一部分能量回到源端形成反射。

图7为一条理想传输线，在起始端有一个时钟源，终端为负载。

图7 链路等效电路

驱动源：Vs；输出内阻：Rs；传输线特性阻抗：Z0；负载阻抗：RL。

两个重要参数如下：

负载反射系数：

源端反射系数：

当Rs=Z0=RL时，阻抗是匹配连续的，反射系数为0，不会发生任何反射。

负载反射系数一定满足：-1<= PL<=1

负载端开路时ZL=无穷，PL=1；短路时，ZL=0，PL=-1

终端负载为电阻：

当RL<Z0时，PL<0,处于过阻尼状态，反射波极性为负；

当RL>Z0时，PL>0，处于欠阻尼状态，反射波极性为正。

当终端负载为电容时，当一个脉冲到达一个电容，电容最初看上去像一个短接端；但电容充电结束后，它看上去就像一个开路端；电容发送了一个反向脉冲干扰回源端。

当终端负载为电感时，当脉冲到达一个电感，起先看上去像个开路端；慢慢的，电感变得像个短路端，会有一个正向的脉冲干扰回源端。

一次反射回到驱动端，因为源端阻抗不匹配，不能完全吸收反射波，形成二次反射，反射电压的幅值由源反射系数Ps决定。二次反射波又会被反射，这就发生了信号在传输线上的多次反射。实际上信号传输多处于这种情况。

信号的振铃和环绕振荡是由线上过度的电感和电容引起的，振铃属于欠阻尼状态，而环绕振荡属于过阻尼状态。

图8过衰减时钟电路

图9欠衰减时钟电路

4. 改善方法

知道了过冲与振铃的形成是由于传输反射引起的，那如何消除反射呢？

4.1 源端阻抗匹配

在传输线始端采用源端匹配的方法来消除反射。这种方法是时钟电路最常见的端接形式，又称串联端接。在尽可能靠近信号源的地方串接一个电阻，使时钟驱动器的输出阻抗和线路的特征阻抗匹配，反射波返回源端时被吸收。

下面的分析中，Rs为端接电阻，希望达到：Rs=Z0，这样Ps = 0，一次反射波到达源端后被完全吸收，不再反射。

主要优点为：

●实施简单，需要器件少；

●没有恒定的直流电流，不会消耗过多电能；

●计算必要的电阻值比较简单。

缺点为：

●负载器件位于线路一段时才能使用；

●阻抗R在I-V曲线上变化，很难确定匹配电阻的值。4.2 终端阻抗匹配

常用的终端端接有戴维宁端接，并联端接和交流端接。

∎戴维宁等效电路

戴维宁等效电路在线路段使用一个上拉/下拉电阻对。2个电阻的并联组合等于线路的阻抗。要注意不能超过驱动器的驱动电流。戴维宁等效端如图10所示。

图10 戴维宁等效端

为防止反射，需满足：Z0=R1//R2；

如果驱动器时对称的并且对高频和低频均提供相等的驱动，则R1=R2；如果不相等，则需要调整以防止驱动器过载。

∎并联终端端接

并联终端端接只在线路端使用一个下拉电阻，阻值等于线路特征阻抗Z0。并联终端端接如图10所示。该法优于戴维宁之处在于消除了功率消耗，但必须确保驱动器没有过载。

图11 并联终端端接

满足R1=Z0

∎交流端接

交流端接是并联端接的变异，它在地和端接电阻之间添加一个电容器以隔断恒定的直流电流，进一步减少直流功耗。

终端端接匹配的等效电路分析如下，可以看到没有任何反射波出现。

4.3 线路吸收

当速度要求不高，周期大于20倍Td时，可在信号传输之后，反射消失，输出达到稳定值时再吸收。通过下面的分析，看一下振铃被线路吸收，最终达到稳态的过程。这种方法对于时钟信号一般不适用。但由于实际的电路中无法做到完全阻抗匹配，这个分析可以帮助我们很好的理解振铃的形成，从而理解实际设计中尽量减小反射系数的意义。

5. 总结

过冲和振铃是时钟信号常见的两个信号完整性问题，通过形成原理分析可以发现信号链路阻抗不连续造成的信号反射是这两个问题的主要根源。因此，对于系统中的时钟网络链路，必要的端接匹配是必须的，其中源端串接电阻匹配是比较简单通用的方法，原则是匹配电阻尽可能的靠近时钟信号驱动端，使的驱动端输出电阻与匹配电阻之和等于传输线特征阻抗。

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