【经验】如何使用HqFPGA软件对设计进行时序约束？
时序约束是FPGA软件开发过程中不可或缺的步骤，工程师可以通过给工程代码添加时序约束指导EDA软件进行布局布线。HqFPGA是西安智多晶自主开发的FPGA开发软件，在HqFPGA中目前支持UI界面（约束编辑器）对时钟、信号等关键路径进行时序约束，也支持约束文件导入。本文介绍如何使用约束编辑器添加时序约束，以一个流水灯工程为例讲解在设计中做时序约束的整个过程。
第一步打开HqFPGA并打开工程：
第二步左键单击时序约束，软件便弹出时序导入选项窗口，目前支持约束编辑器和导入约束文件两种方式，本文以更加人性化的约束编辑器进行举例，选择约束编辑器并点击确定：
第三步在约束编辑器中点击增加，便新增一行约束条件，每一行都要指定具体信号端口、周期、上升、下降起始时间和约束命名：
第四步点击端口/引脚下空白一格，添加要约束代码中的哪个信号，以及分别按实际运行条件分别设置周期、上升、下降时间：
上图是对代码中25Mhz的时钟clk_25进行约束，设置周期为40ns，波形是高电平先从0-19ns，再转到低电平从20-39ns，即占空比为50%，约束名称为clk1。
时序约束条件具体参数是根据设计要达到的指标，或者实际运行参数给定，EDA软件会根据约束进行符合实际要求的布局布线。约束编辑好后就可以对设计进行综合，布局/布线。
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