【经验】瑞萨RH850 D1x系列MCU视频通道时钟发生器展频输出功能配置方法
瑞萨RH850 D1x系列MCU支持视频信号输入输出功能，我们在做汽车电子类的相关产品开发和实验时，有时候会遇到视频输出相关信号强度过大超出实验标准的情况，想要实现相关时钟输出信号的展频处理功能，那么关于视频通道时钟生成、像素时钟发生器的设置方法，如下就做个相关介绍：
1.首先我们需要明白的是，视频通道的时钟可以来自扩频时钟发生器PLL0，如果所连接的显示器不允许抖动像素时钟的话可以来自另一个PLL电路的非抖动时钟。扩频锁相环（PLL0）产生时钟PLL0CLK，它是CPU和所有总线的主要时钟源，它也是实现抖动的功能模块的时钟：
如下介绍RH850 D1x的PLL0相关时钟设置额定值：
-D1L1，D1L2(H)，D1M1(H)，D1M2(H)：
扩频锁相环（PLL0），额定频率为320MHz，400MHz，480MHz
-D1M1-V2，D1M1A：
扩频锁相环（PLL0），额定频率为800MHz，960MHz
如下为最大的视频输出像素时钟频率（C_ISO_VDCEnCLK）：
D1L2(H)：10MHz
D1M1(H)，D1M1-V2：30MHz
D1M2(H)，D1M1A：48MHz
2.PLL0可以作为扩频时钟发生器（SSCG）使用，具有抖动输出时钟，那么对于如何设置PLL0的展频时钟，相关寄存器设置方法如下所述：
- PLLkC.SSMODE[1:0] = 0xH：具有固定输出频率的PLL模式，即禁用抖动；
- PLLkC.SSMODE[1:0] = 10H：向下扩展抖动模式；
- PLLkC.SSMODE[1:0] = 11H：中心扩展抖动模式。
需要注意的是PLL1和PLL2不能在任何抖动模式下使用，如果PLL0工作在抖动模式，并且通过CKSC_IPLL2INS_CTL时钟选择器将其输出时钟选为PLL2的输入时钟，那么PLL2的输出时钟可以被抖动处理。
以上内容主要介绍RH850 D1x系列MCU相关PLL0时钟展频功能输出方法，帮助大家在项目产品的实验过程中如果遇到超频问题的实验情况时能够找到有效的应对解决方法。
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