【经验】内部时钟实验:使用RCHF通过PLL作为时钟源

2022-02-21 复旦微电子
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为协助广大复旦微MCU爱好者针对各种芯片典型应用进行学习和测试,有效提高学习效率、缩短研发进度,复旦微MCU团队研发定制了多款开发板供开发者选购和应用。“复旦微开发板讲座”系列文章将为您逐期讲解主推的两款开发板及典型应用开发实验。本文内容为“内部时钟实验,使用RCHF通过PLL作为时钟源”。


基本原理:系统主时钟(SYSCLK)可选多个时钟源,如高频晶体振荡电路(XTHF)、高频RC振荡器(RCHF)、锁相环(PLL)等,一般XTHF使用8MHz晶振,精度在30ppm左右,RCHF使用内部高频RC振荡器,在8MHz时其精度约为±0.5%。PLL是由XTHF或RCHF经过分频、倍频后得到,其频率可以达到芯片最高工作频率64MHz。


FM33LC0xx和FM33LG0XX的时钟树如下图所示:

FM33LC0xx时钟树

FM33LG0xx时钟树

程序实现

FM33LC046N为例(FM33LG048同理),将DemoProject复制一份,重新命令为001 PLL_SelRCHF。然后新建文件bsp_pll.c,编写函数SelRCHFToPLL。

因为默认RCHF频率为8MHz,所以第3行初始化div为FL_RCC_PLL_PSC_DIV8。第5行检测clock值,由于FM33LC046N最高频率只能支持64MHz,所以超出这个频率会直接退出。第9到20行,处理了当RCHF频率设置为16MHz和24MHz时,div的值。第21~31行,处理了FLASH读等待,当时钟不大于24MHz时,读等待设置为0周期等待。 当时钟为24MHz~48MHz,设置为1周期等待。 当时钟周期大于48MHz时,设置为2周期等待。第33行,RCC_PLL_ConfigDomain_SYS进行了时钟配置。其后,第38行设置AHB时钟不分频,即直接为SYSCLK,其后39~40行,设置APB1和APB2不分频。最后在41行,设置系统时钟源为PLL。为了方便观察系统时钟频率,可以将系统时钟从芯片引脚输出,编写Fout函数。

第3~9行设置了PD11为FOUT输出。第11行,设置PD11输出AHB时钟64分频后的频率。在main函数中调用SelRCHFToPLL,设置系统时钟为64MHz。然后调用FoutInit配置Fout功能。

实验操作

(1)使用JLINK连接开发板下载接口:

(2)使用Type-C给开发板供电,打开电源开关:

(3)打开工程,并编译,据下图所示,点击对应位置:

(4)下载固件至开发板,据下图所示,点击对应位置:

(5)使用示波器,连接至开发板PD11引脚,实验结果如图所示:


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