【经验】如何优化时钟芯片Si5395P以保证高精度时钟输出？

时间： 2020-07-31 来源：世强

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为了进一步降低56G/112G PAM4 高速SerDes接口在各种数据通信设备中应用时的抖动需求，以实现更高速率、更大带宽的高速以太网和光传输设计，SILICON LABS公司在原Si5345/Si5395的基础上，推出了性能更佳的Si5395P 时钟芯片，可以充分满足56G PAM4 SERDES接口需求。同样是基于第四代 DSPLL专利技术开发，但是Si5395P对各个输出点做了详细的优化，以更好地降低额外的抖动，那么该如何规划各个输出时钟频点以保证高精度时钟输出呢？

最重要的是时钟域的合理分配，因为Si5395P的各个输出频点不允许自行配置频点，只能在125/156.25/312.5/625/25/50/100/200/322.265625/644.53125 MHz中选择，Si5395P又固定地将这几个频点分成了三个时钟域：1）: 125/156.25/312.5/625 MHz，2）：25/50/100/125/200 MHz，3）： 322.265625/644.53125 MHz。因为PAM4常用的频点是156.25/312.5/625MHz三个频点，要获得PMA4的传输要求，这些参考时钟低抖动要求必须保证<100 fs。

实际上很多输出时钟或多或少存在一定的串扰，但在IBW范围20MHz以内时我们才考虑其影响，因此第一点就需要保证相邻两个频点满足： Abs(A*Fout1-B*Fout2) ≤20 Mhz，For A，B=1，2，3，4，设计的首要目的就是避免相邻频点出现串扰。第二则是充分使用benign frequency，比如下面一则提示： Notes: - OUT2 [625 MHz] does not meet one of the requirements for P-Grade jitter：OUT2 [625 MHz] and OUT3 [25 MHz] are not separated by 1 benign output，对应的设计框图如下图1。说明OUT2和OUT3的不满足PAM4的SERDES指标需求，即625MHz显示“Standard”而不是“Precision”。

图1 不满足PAM4精确时钟的一组配置截图

注意到benign output这个提示，这里的benign output就是指benign frequency，benign frequency可以看做在特定的配置下是一种完美频率，不会产生与相邻时钟的任何耦合问题。对于这种情况下的Si5395P来说，125M就是一个benign frequency，可以用它来隔开625M和25M，以实现满足625M达到PAM4参考精准时钟的抖动要求。这里可以将25M后移到OUT4，OUT3改成125M的benign frequency以隔开它们。修改后的这个提醒就不存在了，如下图，均满足了Precision精准时钟要求，625M已经变成“Precision”。

图2 增加Benign frequency隔开后的配置

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