【技术】具有任意频率合成和80fsRMS超低抖动的有源时钟振荡器，降低通信应用开发风险

时间： 2018-01-27 来源：Silicon Labs

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随着通信和数据中心应用升级至更高的数据传输率以支持迅速增长的互联网流量需求，SerDes参考时钟的性能正变得日益重要。如果参考时钟抖动太高，会导致比特误码率(BER)过高、流量丢失或系统通信丢失。此外，56GPAM4PHY、100G/200G/400G以太网和100G/400GOTN需要多种频率组合，进一步增加了时序的复杂性。

为此，SILICON LABS提供了全新有源时钟振荡器，其采用第四代DSPLL技术驱动，有效解决了25/40/50/100/400Gbps时序问题。本篇文章将详细分析高速通信和数据中心的时序要求，并介绍Silicon Labs经市场验证的时钟振荡器解决方案，帮助工程人员克服日益艰钜的高速网络定时设计挑战。

高速通信和数据中心的时序要求：

Silicon Labs的最新Si54x Ultra Series有源时钟振荡器产品专为这些要求高的高速通信和数据中心应用而打造。这些高性能有源时钟振荡器具有任意频率合成和80fsRMS超低抖动的特点，有标准尺寸和小封装尺寸有源时钟振荡器供选择。Ultra Series具有领先的抖动容限和频率灵活性，可为硬件设计者带来设计自信，同时降低产品开发风险。

图1 高速通信和数据中心的时序要求

*注意：直接根据参考时钟或传输器眼闭规格计算，符合原始（未经FEC）的BER要求，眼闭预算为50/50的确定性抖动/rms抖动和33%/67%的时钟/传输器。

图2 UltraSeriesDSPLL体系结构

图2为SiliconLabs全新UltraSeries第四代DSPLL的体系结构。不同于需要复杂批次制造过程、不同频率使用不同晶体的传统有源时钟振荡器技术，Si54x体系结构结合了简单的高质量固定频率晶体和SiliconLabs最新一代的DSPLL，可产生任意频率。输出测试期间，设备可设为自定义的目标频率。采用这种创新方法，可轻松对Si54x进行批量自定义，以满足不同客户的不同需求。Si54xUltraSeries支持200kHz至1.5GHz之间的任意频率，仅通过一个产品系列便可轻松同时支持标准频率和自定义频率应用。

采用行业领先的55nmCMOS技术设计，第四代DSPLL利用高度数字化的体系结构来实现最优的频率灵活性和抖动性能。DSPLL相位探测器的输入会从模拟输入转换为数字输入，使DSPLL完全在数字域内运行。这种全面数字化方法有诸多优点。首先，可用低于1ppb的步长来精确控制数字控制有源时钟振荡器(DCO)，以追踪参考时钟与反馈时钟之间的相位延迟。DCO增益较小，因此电路出现噪声的可能性较传统模拟PLL更低。其次，DSPLL支持创新型相位误差消除电路，利用高级数字信号处理器来消除延迟、非线性和温度影响导致的PLL噪声。这些体系结构特点确保设备在不同过程、电压和温度下有一致的性能。因此，SiliconLabs的第四代DSPLL体系结构在整个运行范围都可实现超低抖动。

兼具频率灵活性和超低抖动：

下图为UltraSeries抖动性能与运行频率和温度对比图。有两个可用性能等级。Si545/6/7设备的典型相位抖动性能为80fsRMS（12kHz-20MHz），而Si540/1/2设备的典型相位抖动性能为125fsRMS(12kHz-20MHz)。由于其抖动性能，Si54x可将抖动容限最大化，为硬件客户带来设计自信。

图3 Si54xUltraSeriesXO抖动性能与频率

集成电源噪声控制：

第四代DSPLL有广泛的集成低压差稳压器网络，具备电源噪声抑制特性功能，确保即使在有噪声的系统环境下也始终可实现低抖动运行。集成电源噪声抑制的另一个优点是可简化电源滤波、PCB设计和布局。

图4最小化附加抖动的集成PSNR

多频有源时钟振荡器的优点：

•采用单个设备即可支持多协议SerDes

•简化设置/保持时间测试

•频率容限（例如：156.25MHz+50ppm，156.25MHz，156.25MHz-50ppm）

•简化原型设计。使用一个多频有源时钟振荡器用多种参考时钟测试新的SerDes和ASIC。选定最终频率后，转换为固定单一频率有源时钟振荡器

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宇宙星神 Lv6. 高级专家 2018-07-25

学习了
watson Lv7. 资深专家 2018-05-19

好东西

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