Silicon Labs PCIe Gen4/5闪存阵列存储时序解决方案，精度更高、抖动更低

时间： 2021-03-02 来源：Silicon Labs

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数据中心存储容量随着工作负载需求的增加而不断扩展。与传统的旋转磁盘系统相比，闪存阵列存储设备在效率和可扩展性方面具有优势，特别是对于视频和人工智能数据密集型工作负载而言更是如此，且该类设备正在超大规模和企业级数据中心内不断激增。从 SAS/SATA 协议迁移到 PCIe/NVMe 可带来显著益处，且在整个系统设计中需要采用精度更高、抖动更低的参考时钟。

设计注意事项：

选择时序解决方案首先要梳理所有参考时钟、性能水平以及设计中所需的相关时序功能（常称为时钟树）。闪存阵列存储系统通常包括 PCIe/NVME SSD 阵列、存储控制器子系统以及直接与 ToR 交换机或机架内其他硬件连接的网络交换机。

整个系统中的每个 PCB 都有独特的时序要求，建议在概述各时钟树以及选择要实施的理想时序解决方案时考虑以下几点：

● 性能：RMS 相位抖动是制订时钟树时要审查的格外重要的参数。随着数据速率和带宽水平的提高，参考时钟的 RMS 相位抖动要求提高了一倍，通常会将系统抖动容许量减半。闪存阵列存储设备结合了 PCIe Gen4/5 数据总线、高速以太网连接以及具有 56G/112G SerDes 的 FPGA/SoC/ASIC，它们都有独特的低抖动参考时钟时序要求。建议按照重要性对时钟树进行总结，将 RMS 相位抖动要求最严格的时钟列在顶部。SILICON LABS的时钟发生器根据RMS相位抖动性能水平进行分类，便于您选择符合特定要求的合适器件。

● PCIe 时序基础知识： PCIe 数据总线通过使用需要低抖动差分参考时钟的高速 SerDes 技术，可提供相较基于 SAS/SATA 的传统存储体系结构更大的带宽优势。 Silicon Labs 是 PCI-SIG 工作组的重要成员，可帮助定义 PCIe 参考时钟要求，已成为提供新一代 PCIe Gen3/4/5 时序产品的市场前沿品牌。公司产品具有高度集成的 HCSL 输出驱动器，可很大程度地减少外部组件数量，且 RMS 相位抖动性符合最新的 Gen4 和 Gen5 规格并有富足余裕。正确测量 PCIe 参考时钟上的抖动并不容易，因此为简化流程并消除混淆，Silicon Labs开发了 PCIe 时钟抖动工具。

● 频率灵活性：闪存阵列存储控制器和配电盘设计通常需要使用整数和分数时钟频率的组合，在不同的输出电压具有不同的输出格式级别。Silicon Labs 获得专利的 MultiSynth 输出分频技术用于可编程时钟发生器产品组合，可对不同频率的高达 12 输出提供 0ppm 的合成误差，同时保持位列行业前沿的抖动性能。

● 功能集和集成： Silicon Labs的时钟发生器配备了许多可简化时钟树设计的增值功能，例如用于在 PCIe 时钟上降低 EMI 的扩频功能、频率选择功能、输出使能控制、多配置文件选择，以及集成晶体参考源。抖动性能至关重要，因此该公司的时钟发生器在所有的电源引脚上都纳入了片上 LDO，从而实现处于业界前列的 PSNR 性能。通过片上实现抑制外部电源和板级噪声极大减少了电源滤波所需的外部组件数量，从而降低了电路板空间和成本，并确保了输出时钟抖动性能符合数据表规格限值。

● 定制：Silicon Labs的 ClockBuilder Pro 软件工具可指导您针对自己的时钟树要求轻松、逐步地生成特定的配置文件。配置文件完成后，ClockBuilder Pro 可针对您的设计专门分配一个定制部件号，提供相关数据表附录，并允许您将其保存以备后用。定制部件编号可立即用于样品或生产订单，并通过开发的相关配置文件进行预编程。

● 供应情况：在短时间内采购足够的组件满足原型或生产构建并非易事。公司采用以解决方案为导向的方法开发灵活、可编程的芯片，此类芯片可通过 ClockBuilder Pro 轻松配置，从而在制造流程中实现无缝集成，以在 2 周内为您提供预编程样品，并在短短 4 周内完成生产。其现场编程器还能够即刻对空白设备进行编程，或使用 I2C 重新配置设备。

产品选择：